VivadoTcl腳本編譯工程的示例分析

這篇文章主要為大家展示了“Vivado Tcl腳本編譯工程的示例分析”，內容簡而易懂，條理清晰，希望能夠幫助大家解決疑惑，下面讓小編帶領大家一起研究并學習一下“Vivado Tcl腳本編譯工程的示例分析”這篇文章吧。

創(chuàng)新互聯(lián)建站主要從事網(wǎng)站建設、做網(wǎng)站、網(wǎng)頁設計、企業(yè)做網(wǎng)站、公司建網(wǎng)站等業(yè)務。立足成都服務樂山,10年網(wǎng)站建設經(jīng)驗,價格優(yōu)惠、服務專業(yè),歡迎來電咨詢建站服務:18980820575

1 Vivado的Tcl能力概述

工具命令語言（Tcl--Tool Command Language）是Vivado?工具環(huán)境中集成的腳本語言。Tcl是半導體行業(yè)中用于應用程序編程接口的標準語言，并由Synopsys?設計約束（SDC）使用。

         SDC是用于傳達Synopsys Synplify和其他供應商的FPGA綜合工具的時序約束的機制，并且是時序約束行業(yè)標準；因此，Tcl基礎結構是腳本語言的“最佳實踐”。

除了執(zhí)行自動腳本之外，Tcl還使您可以對設計工具執(zhí)行交互式查詢。Tcl能夠以交互方式“詢問”設計數(shù)據(jù)庫的問題，尤其是圍繞工具和設計設置及狀態(tài)的問題。示例包括：查詢特定的時序分析報告命令有效，應用增量約束并在執(zhí)行后立即執(zhí)行查詢以驗證預期行為，而無需重新運行任何工具步驟。

2Non-Project Mode Tcl Script Example

Non-Project Mode 包含以下6步：

1）創(chuàng)建文件輸出文件夾

2）讀取資源（verilog ip vhdl）和約束（XDC）

3）綜合

4）實現(xiàn)

5）產(chǎn)生bit流

#TCL script to run xilinx vivado

# A Vivado script that demonstrates a very simple RTL-to-bitstream non-project batch flow

#

# NOTE: typical usage would be "vivado -mode tcl -source run.tcl"

#

# STEP#0: define output directory area.

#

set outputDir ./led/outputfile 

mkdir $outputDir

#

#STEP#1: setup design sources and constraints

#

read_verilog led.v 

read_xdc led.xdc

#

# STEP#2: run synthesis, report utilization and timing estimates, write checkpoint design

#

synth_design -part xc7a35ticsg324-1L -top led 

write_checkpoint -force $outputDir/post_synth

report_timing_summary 

-file $outputDir/post_synth_timing_summary.rpt

report_power -file $outputDir/post_synth_power.rpt

#

# STEP#3: run placement and logic optimzation, report utilization and timing estimates, write checkpoint design

#

opt_design

place_design

phys_opt_design

write_checkpoint -force $outputDir/post_place

report_timing_summary

-file $outputDir/post_place_timing_summary.rpt

#

# STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out

#

route_design 

report_utilizationreport_timing 

write_checkpoint -force $outputDir/post_route

report_timing_summary -file $outputDir/post_route_timing_summary.rpt

report_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rpt

report_clock_utilization -file $outputDir/clock_util.rpt

report_utilization -file $outputDir/post_route_util.rpt

report_power -file $outputDir/post_route_power.rpt

report_drc -file $outputDir/post_imp_drc.rpt

write_xdc -no_fixed_only -force $outputDir/led_impl.xdc write_verilog -force led_syn.v

#

# STEP#5: generate a bitstream

#

write_bitstream -force led.bit 

exit

以上是“Vivado Tcl腳本編譯工程的示例分析”這篇文章的所有內容，感謝各位的閱讀！相信大家都有了一定的了解，希望分享的內容對大家有所幫助，如果還想學習更多知識，歡迎關注創(chuàng)新互聯(lián)行業(yè)資訊頻道！

分享名稱：VivadoTcl腳本編譯工程的示例分析
本文地址：http://muchs.cn/article46/jejihg.html

成都網(wǎng)站建設公司_創(chuàng)新互聯(lián)，為您提供、移動網(wǎng)站建設、外貿(mào)建站、App設計、網(wǎng)站設計公司、企業(yè)建站

廣告

聲明：本網(wǎng)站發(fā)布的內容（圖片、視頻和文字）以用戶投稿、用戶轉載內容為主，如果涉及侵權請盡快告知，我們將會在第一時間刪除。文章觀點不代表本網(wǎng)站立場，如需處理請聯(lián)系客服。電話：028-86922220；郵箱：631063699@qq.com。內容未經(jīng)允許不得轉載，或轉載時需注明來源： 創(chuàng)新互聯(lián)