virtualclass有什么用

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SystemVerilog中的class可以具有數(shù)據(jù)成員（data or properties）和方法（method）。 

SystemVerilog class中的method可以是function或者task。通常不消耗仿真時(shí)間的method使用function，消耗仿真時(shí)間的method使用task。

virtual class 在class聲明之前加上了virtual關(guān)鍵字，用于定義特定目的模板類,即定義了擴(kuò)展類需要實(shí)現(xiàn)的原型。

在擴(kuò)展類中需要實(shí)現(xiàn)virtual class中的方法。

virtual class無法創(chuàng)建相應(yīng)的對象（object）。嘗試使用構(gòu)造函數(shù)new()構(gòu)造 virtual class的對象（object）將給出編譯錯(cuò)誤

在UVM類庫中定義的類庫大多數(shù)為virtual class，幾乎所有用戶定義的UVM驗(yàn)證平臺都是根據(jù)用戶定義的類構(gòu)建的，這些類是UVM組件類的擴(kuò)展。例如所有用戶定義的transactions都是uvm_sequence_item virtual class的擴(kuò)展類，所有用戶定義的sequence都是uvm_sequence virtual class的擴(kuò)展類。

UVM基類庫是用戶擴(kuò)展以構(gòu)建UVM驗(yàn)證平臺的一組模板文件。

針對下面的例子：

module test;          virtualclass A;                    virtual function void my_display();                             $display("PROTOTYPE");                    endfunction          endclass           classB extends A;                    virtual function void my_display();                             $display("Hello!from B");                    endfunction          endclass          A a_h;          B b_h;          initial          begin                    b_h= new();                    b_h.my_display();                    a_h = new();                    a_h.my_display();          endendmodule

Questasim仿真結(jié)果：

# Hello! from B# ** Fatal:(vsim-8250) Class allocator method 'new' called on Abstract Class.

Reference：SystemVerilog Virtual Classes, Methods,Interfaces and Their Use inVerification and UVM

到此，關(guān)于“virtual class有什么用”的學(xué)習(xí)就結(jié)束了，希望能夠解決大家的疑惑。理論與實(shí)踐的搭配能更好的幫助大家學(xué)習(xí)，快去試試吧！若想繼續(xù)學(xué)習(xí)更多相關(guān)知識，請繼續(xù)關(guān)注創(chuàng)新互聯(lián)網(wǎng)站，小編會(huì)繼續(xù)努力為大家?guī)砀鄬?shí)用的文章！

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